A

Additionneur

• Circuits logiques composés : opérateurs arithmétiques

Affectation VHDL

• … concurrente d’un signal
• … concurrente simple
• … concurrente conditionnelle
• … concurrente avec sélection
• … séquentielle d’un signal ou d’une variable

Affectation Verilog

• … concurrente d’un signal
• … d’un signal dans une instruction always

Algèbre

• … de Boole

all VHDL

• … dans une liste de sensibilité de processus
• … dans un import de paquetage

always Verilog

• Processus

Antifusible

• Circuits logiques programmables à antifusibles

Appel VHDL

• … de fonction
• … de procédure

Architecture, architecture VHDL

• Unité de conception

Arithmétique

• Circuits logiques composés : opérateurs arithmétiques

array VHDL

• Déclaration de type tableau

assert VHDL

• Affichage et gestion des erreurs avec les instructions report et assert

assign Verilog

• L’instruction d’affectation concurrente

Asynchrone

• Bascule D avec entrées de réinitialisation
• Circuit asynchrone
• Réinitialisation asynchrone en VHDL VHDL
• Réinitialisation asynchrone en Verilog Verilog

Attribut VHDL

• Expression avec attribut
• … sur les types scalaires
• … sur les signaux
• … sur les tableaux

Automate

• Modélisation par graphe d’états
• Mathématiques des automates
• Synthèse des automates
• Description des automates en VHDL VHDL
• Description des automates en Verilog Verilog

B

Banc de test VHDL

• VHDL pour la simulation

Bascule

• La bascule D
• Description de bascules en VHDL VHDL
• Description de bascules en Verilog Verilog

Bit, vecteur de bits, bit, bit_vector

• Regroupement de bits en vecteurs
• Types binaires simples VHDL
• Valeurs littérales de type bit VHDL
• Valeurs littérales de type bit_vector VHDL

Boole

• Algèbre de Boole

Booléen, boolean VHDL

• Type booléen
• Valeurs littérales de type boolean

Boucle VHDL

• Instruction séquentielle for
• Instruction concurrente for...generate
• La boucle infinie et la boucle while

Boucle Verilog

• La boucle for

C

case VHDL

• Instruction séquentielle case
• Instruction concurrente case...generate

case, casez, casex Verilog

• Instruction case

Circuit logique

• … combinatoire
• … séquentiel
• … programmable

CMOS

• Briques de base d’un circuit logique CMOS

Combinatoire

• Circuits logiques combinatoires
• Combinatoire vs séquentiel
• Décrire des circuits combinatoires en VHDL VHDL
• Décrire des circuits combinatoires en Verilog Verilog

Comparateur

• Circuits logiques composés : comparateurs

Composant, component VHDL

• Déclaration de composant
• Instanciation de composant

Compteur

• … synchrone
• Description d’un compteur en VHDL VHDL
• Description d’un compteur en Verilog Verilog

Concaténation VHDL

• … de tableaux
• … de chaînes de caractères

Concaténation Verilog

• … de vecteurs

Concurrence VHDL

• Instruction concurrente

Constante, constant VHDL

• Déclaration de constantes

Constante Verilog

• Déclaration de constantes

Conversion VHDL

• … de type

CPLD

• Complex Programmable Logic Device

D

Déclaration VHDL

• … de composant
• … de constante
• … de signal
• … de sous-programme
• … de sous-type
• … de type
• … de variable

Déclaration Verilog

• … de constante
• … de signal

Décodeur

• Circuits logiques composés : décodeurs

Diviseur de fréquence VHDL

• Diviseurs de fréquence

`define Verilog

• Constantes

downto VHDL

• Intervalles

E

EDA

• Electronic Design Automation

Entier VHDL

• Types entiers
• Déclaration de sous-type entier
• Valeur entière

Entité, entity VHDL

• Unité de conception
• Instanciation d’une entité

Énuméré VHDL

• Déclaration de type énuméré

EEPROM

• Electrically Erasable Programmable Read-Only Memory
• Circuits logiques programmables à mémoire non volatile

EPROM

• Erasable Programmable Read-Only Memory

Et

• La fonction ET
• La fonction NON-ET
• Réalisation d’une porte ET
• Réalisation d’une porte NON-ET

État

• Modélisation par graphe d’états
• Mathématiques des automates
• Description des automates en VHDL VHDL
• Description des automates en Verilog Verilog

'event VHDL

• Description de bascules et registres
• Attributs

exit VHDL

• Instructions next et exit
• La boucle infinie et la boucle while

Expression VHDL

• … qualifiée

F

false VHDL

• Type booléen
• Valeurs littérales de type boolean

Fichier VHDL

• Manipulation de fichiers

Fonction (mathématique)

• … de transition
• … de sortie

Fonction (sous-programme), function VHDL

• Déclaration de fonction
• Appel de fonction

for VHDL

• Instruction séquentielle for
• Instruction concurrente for...generate

for Verilog

• La boucle for

FPGA

• Field Programmable Gate Array

Fusible

• Circuits logiques programmables à fusibles

G

GAL

• Generic Array Logic

Génération, generate VHDL

• … conditionnelle (if...generate, case...generate)
• … itérative (for...generate)

Générique, generic VHDL

• Paramètres génériques

generic map VHDL

• Instanciation

Graphe

• … d’états

H

HDL

• Hardware Description Language

I

if VHDL

• Instruction séquentielle if
• Instruction concurrente if...generate

if Verilog

• Instruction if

Import VHDL

• … de paquetage

'image VHDL

• Manipulation de chaînes de caractères

in VHDL

• Mode d’un port
• Mode d’un paramètre de sous-programme

initial Verilog

• L’instruction initial

inout VHDL

• Mode d’un port
• Mode d’un paramètre de sous-programme

input Verilog

• Ports

Instanciation VHDL

• … d’une entité
• … d’un composant

Instanciation Verilog

• … d’un module

Instruction VHDL

• … concurrente
• … séquentielle

integer VHDL

• Types entiers

integer Verilog

• Le type integer

Intervalle VHDL

• … pour restreindre la valeur d’un type entier
• … pour contraindre les indices d’un type tableau
• … pour accéder à une partie d’un tableau
• … dans une boucle for
• … dans une boucle for...generate

L

Langage

• … de description de matériel

library VHDL

• Import de paquetage

Liste de sensibilité VHDL

• … d’un processus

Liste de sensibilité Verilog

• … d’un processus

localparam Verilog

• Constantes

Look-Up Table (LUT)

• Field Programmable Gate Array

loop VHDL

• La boucle for
• La boucle infinie et la boucle while

M

Maintien

• Temps de maintien

Mealy

• Mathématiques des automates
• Description des automates en VHDL VHDL

Mémorisation

• Construisons un élément de mémorisation
• Description de bascules et registres en VHDL VHDL
• Description de bascules et registres en Verilog Verilog

Métastabilité

• Bascule D : contraintes de temps

Mode VHDL

• … d’un port
• … d’un paramètre de sous-programme

Module, module Verilog

• Modules

Moore

• Mathématiques des automates
• Description des automates en VHDL VHDL

Multiplexeur

• Circuits logiques composés : multiplexeurs

N

natural VHDL

• Types entiers

Négation

• … logique

negedge Verilog

• Bascules et registres

next VHDL

• Instructions next et exit
• La boucle infinie et la boucle while

Non

• La fonction NON
• La fonction NON-OU
• La fonction NON-ET
• Réalisation d’une porte inverseuse
• Réalisation d’une porte NON-ET
• Réalisation d’une porte NON-OU

now VHDL

• Gestion du temps avec le type time et la fonction now

numeric_std VHDL

• Types binaires pour représenter des nombres

O

Opérateur VHDL

• Liste des opérateurs VHDL
• Déclaration de fonction
• … logique
• … arithmétique
• … relationnel
• … de concaténation

Opérateur Verilog

• Liste des opérateurs Verilog
• … de concaténation

others VHDL

• Dans une affectation concurrente avec sélection
• Dans une instruction case
• Dans une valeur de type tableau
• Dans une valeur de type structuré

Ou

• La fonction OU
• La fonction OU exclusif
• La fonction NON-OU
• Réalisation d’une porte OU
• Réalisation d’une porte NON-OU

out VHDL

• Mode d’un port
• Mode d’un paramètre de sous-programme

output Verilog

• Ports

P

PAL

• Programmable Array Logic

Paquetage, corps de paquetage (package, package body) VHDL

• Unité de conception
• Import de paquetage

Paramètre VHDL

• … générique
• … d’un sous-programme

Paramètre Verilog

• … d’un module

Physique (type) VHDL

• Gestion du temps avec le type time et la fonction now

PLA

• Programmable Logic Array

Placement

• FPGA : placement-routage
• Utilisations d’un langage de description de matériel

Port, port VHDL

• … d’une entité
• … d’un composant

Port Verilog

• … d’un module

port map VHDL

• Instanciation

posedge Verilog

• Description de bascules et registres

Porte

• Réalisation de portes logiques simples
• … inverseuse
• … ET
• … OU
• … NON-ET
• … NON-OU
• Symboles des portes logiques

positive VHDL

• Types entiers

Prépositionnement

• Temps de prépositionnement

Procédure, procedure VHDL

• Déclaration de procédure
• Appel de procédure

Processus VHDL

• L’instruction process

Processus Verilog

• L’instruction always

process VHDL

• Processus

PROM

• Programmable Read-Only Memory

Propagation

• Temps de propagation

R

range VHDL

• … pour restreindre un type entier
• … pour déclarer un type tableau sans contrainte d’indice

record VHDL

• Déclaration de type structuré

Registre

• … à décalage
• … à décalage (dans un FPGA)

report VHDL

• Affichage et gestion des erreurs avec les instructions report et assert

Retour de sous-programme, return VHDL

• Instruction return

Routage

• FPGA : placement-routage
• Utilisations d’un langage de description de matériel

Q

Qualifiée VHDL

• Expression qualifiée

R

RAM

• Random Access Memory
• Circuits logiques programmables à mémoire volatile

reg Verilog

• Déclaration de signaux logiques

Registre

• Registre
• Description de bascules et registres en VHDL VHDL
• Description de bascules et registres en Verilog Verilog

Réinitialisation

• Bascule D avec entrées de réinitialisation
• …asynchrone VHDL
• …synchrone VHDL
• Description de bascules et registres en Verilog Verilog

rising_edge VHDL

• Description de bascules et registres en VHDL

S

Sensibilité VHDL

• Liste de sensibilité d’un processus

Sensibilité Verilog

• Liste de sensibilité d’un processus

Séquentiel (circuit)

• Circuits logiques séquentiels
• Combinatoire vs séquentiel
• Décrire des circuits séquentiels en VHDL VHDL
• Décrire des circuits séquentiels en Verilog Verilog

Séquentielle (instruction) VHDL

• Instructions séquentielles

severity VHDL

• Affichage et gestion des erreurs avec les instructions report et assert

Signal, signal VHDL

• Déclaration de signaux
• Paramètres signaux dans les sous-programmes
• Affectation concurrente de signal
• Affectation séquentielle d’un signal

Signal Verilog

• Déclaration de signaux
• Affectation concurrente de signal
• Affectation d’un signal dans un processus

signed VHDL

• Types binaires pour représenter des nombres

Simulation

• Utilisations d’un langage de description de matériel

Sous-programme VHDL

• Déclaration de sous-programme

Sous-type, subtype VHDL

• Déclaration de sous-type

std_logic VHDL

• Types binaires standard
• Valeurs de type bit ou std_logic

std_logic_vector VHDL

• Types binaires standard
• Valeurs de type bit_vector ou std_logic_vector

std_logic_1164 VHDL

• Types binaires standard

string VHDL

• Manipulation de chaînes de caractères

Structuré VHDL

• Déclaration de type structuré
• Valeur de type structuré
• Accès à un champ d’une valeur de type structuré

Synchrone

• Bascule D avec entrées de réinitialisation
• Compteur synchrone
• Conception de circuits synchrones
• Réinitialisation synchrone en VHDL VHDL
• Réinitialisation synchrone en Verilog Verilog

Synthèse

• … des fonction logiques
• … des automates
• Réalisation d’un système numérique avec un FPGA
• Utilisations d’un langage de description de matériel

T

Tableau VHDL

• Déclaration de type tableau
• Valeur de type tableau
• Accès à un élément de tableau
• Concaténation de tableaux

Temps

• … de prépositionnement
• … de maintien
• … de propagation

Test (Banc de…) VHDL

• VHDL pour la simulation

time VHDL

• Gestion du temps avec le type time et la fonction now

to VHDL

• Intervalles

Transistor

• Fonctionnement en interrupteur commandé

Transition

• Modélisation par graphe d’états
• Mathématiques des automates
• Description des automates en VHDL VHDL
• Description des automates en Verilog Verilog

true VHDL

• Type booléen
• Valeurs littérales de type boolean

Type, type VHDL

• Déclaration de type ou de sous-type
• … prédéfini
• … énuméré
• … tableau
• … structuré
• … physique
• Sous-type
• Conversion de type

U

Unité VHDL

• … de conception

unsigned VHDL

• Types binaires pour représenter des nombres

use VHDL

• Import de paquetage

V

Variable, variable VHDL

• Déclaration de variables
• Affectation d’un signal ou d’une variable

Vecteur

• Regroupement de bits en vecteurs
• … binaire simple VHDL
• … binaire standard VHDL
• … binaire signé ou non signé VHDL
• Valeur de type bit_vector ou std_logic_vector VHDL

Verrou

• Le verrou RS
• Le verrou D
• Description de bascules et registres en VHDL VHDL

W

wait VHDL

• Attente d’évenements avec l’instruction wait

when VHDL

• Dans une affectation concurrente avec sélection
• Dans une instruction case
• Dans une instruction next ou exit

when...else VHDL

• Affectation concurrente conditionnelle
• Affectation séquentielle conditionnelle

while VHDL

• Boucles

wire Verilog

• Déclaration de signaux logiques

with...select VHDL

• Affectation concurrente avec sélection
• Affectation séquentielle avec sélection