Motivations

Les enseignements en architecture de l’ordinateur et en conception de circuits numériques visent l’acquisition des compétences suivantes :

• Être capable d’expliquer le fonctionnement d’un ordinateur typique.
• Être capable d’écrire un programme de bas niveau pour une architecture donnée.
• Être capable de réaliser une implémentation au niveau transferts de registres d’une architecture d’ordinateur.

D’un point de vue pratique, le choix d’une architecture de processeur comme support pédagogique est souvent un compromis entre, d’une part le besoin de faciliter les apprentissages, et d’autre part l’adaptation de l’enseignement aux réalités industrielles. Nous avons ainsi identifié trois contraintes :

• Le jeu d’instructions doit être simple, mais suffisant pour servir de cible à la compilation d’un programme en langage C.
• L’architecture doit être représentative de l’état du marché, si possible avec des implémentations industrielles.
• L’architecture doit être prise en charge par des outils de développement existants (compilateur, debugger, simulateur).

Parmi les candidates, l’architecture RISC-V remplit tous ces critères :

• Il s’agit d’une architecture RISC typique.
• Sa spécification définit séparément un jeu d’instructions de base, plutôt simple et très régulier, et des extensions facultatives.
• La fondation RISC-V regroupe de nombreux industriels. Des cœurs RISC-V sont présents dans plusieurs SoC du commerce. D’autres implémentations sont disponibles sous licences libres.
• La chaîne de compilation GNU est disponible.

Références

• Le site web de la fondation RISC-V
• Documents de spécification de l’architecture RISC-V
• Liste d’implémentations de l’architecture RISC-V
• La chaîne de compilation GNU pour l’architecture RISC-V
• Les options de compilation de GCC pour la cible RISC-V

Différences entre Virgule et l’architecture RISC-V officielle

Virgule est capable d’exécuter toutes les instructions de traitement de données, de branchement et d’accès mémoire du jeu d’instructions de base (RV32I) de la spécification RISC-V. Nous avons également conservé une instruction de retour d’exception (mret), ce qui permet de prendre en charge les interruptions matérielles.

Les instructions qui ont été écartées sont :

• Les instructions de séquencement des accès mémoire (FENCE),
• les instructions d’appel système et de debug (ECALL, EBREAK),

L’architecture RISC-V supporte trois niveaux de privilèges (utilisateur, superviseur, machine). Le mode machine est obligatoire et les deux autres sont facultatifs. Le cœur Virgule fonctionne uniquement dans le mode machine.

Par ailleurs, la gestion des interruptions a été simplifiée à l’extrême.

Registres

Virgule possède les registres suivants, tous de largeur 32 bits :

• 32 registres généraux nommés x0 à x31. Le registre x0 vaut toujours zéro.
• Le compteur d’instructions pc. Sa valeur est l’adresse de l’instruction en cours d’exécution et est toujours multiple de 4. Ce registre est mis à zéro au démarrage.
• Le registre mepc mémorise l’adresse de retour lors d’une exception en mode machine. Il est affecté avant le traitement d’une interruption.

Pour un compilateur respectant l’ABI (Application Binary Interface) RISC-V, les registres généraux sont utilisés de la manière suivante :

Le pointeur global peut être utilisé pour simplifier l’accès aux variables globales en utilisant un adressage relatif.

Par convention, les valeurs des registres s0 à s11 sont sauvegardés dans la pile en début de sous-programme et restaurées à la fin. Les valeurs des registres t0 à t6 doivent être sauvegardées par l’appelant s’il souhaite les conserver.

Organisation de la mémoire

Les formats de données utilisent la terminologie suivante :

Les accès sur 16 ou 32 bits devront être alignés respectivement sur des adresses multiples de 2 ou 4. L’ordre des octets en mémoire suit la convention little-endian, c’est-à-dire que les valeurs sont rangées, de l’octet de poids faible à l’octet de poids fort, à des adresses croissantes.

Jeu d’instructions

Dans la syntaxe des instructions :

• rd représente le registre de destination (x0 à x31).
• rs1 et rs2 représentent les registres sources (x0 à x31).
• imm représente une valeur immédiate.

Les opérations logiques sont notées de la manière suivante :

Gestion des interruptions

Le cœur Virgule réalise un mécanisme simple d’interruption matérielle dans le mode machine du RISC-V. Aucun registre ou instruction de contrôle des interruptions n’est implémenté dans le processeur (cf les CSR de la spécification RISC-V). L’activation, la désactivation et l’interrogation de l’état des interruptions seront gérés, soit individuellement sur chaque périphérique, soit à l’aide d’un contrôleur d’interruption séparé.

Dans le plan mémoire, le vecteur d’interruption se trouve à l’adresse 4. À cette adresse, on placera l’une des choses suivantes :

• le sous-programme de traitement de l’interruption, qui peut se résumer à une instruction mret,
• ou un branchement simple vers un sous-programme de traitement d’interruption (jal zero, irq_handler).

Lors d’une demande d’interruption :

1. Le processeur passe dans un mode non interruptible.
2. La prochaine valeur de pc est mémorisée dans mepc. Si l’instruction en cours d’exécution est un branchement, alors mepc reçoit l’adresse de destination du branchement. Sinon, mepc reçoit pc + 4.
3. pc reçoit l’adresse du vecteur d’interruption.

Lors d’un retour d’interruption (instruction mret) :

1. pc reçoit la valeur de mepc.
2. Le processeur quitte le mode non interruptible.

Codage des instructions

Formats

Le code d’une instruction se compose des champs suivants :

• funct7, funct3 et opcode définissent l’opération réalisée,
• imm représente une valeur entière littérale (immédiate),
• rs1 et rs2 sont des numéros de registres sources,
• rd est le numéro du registre destination.

On distingue six formats d’instructions qui utilisent chacun une partie des champs ci-dessus :

Les valeurs immédiates subissent une extension de bit de signe pour atteindre 32 bits. Les bits de poids faible qui ne sont pas codés dans l’instruction sont mis à 0.

Les formats B et J sont présentés comme des variantes des formats S et U. Dans les formats B et J, les valeurs immédiates sont toujours paires. Elles représentent un déplacement dans une instruction de branchement. Elles sont codées de manière à posséder un grand nombre de bits communs avec d’autres formats tout en plaçant leur bit de signe sur le bit 31 de l’instruction.

La composition des valeurs immédiates est résumée dans le tableau ci-dessous :

Opcodes de base

Le tableau ci-dessous liste les opcodes du jeu d’instructions RISC-V qui ont été conservés dans le cœur Virgule. À chaque opcode, correspond un format d’instruction. Dans la liste des instructions plus bas, on désignera les opcodes par leurs noms plutôt que par leurs valeurs binaires.

Liste des instructions

Dans le tableau ci-dessous, la colonne opcode fait référence aux noms figurant dans le tableau des opcodes de base.