Briques de base d’un circuit logique CMOS

Le composant de base de l’électronique numérique est le transistor. Dans ce document, nous ne ferons pas l’inventaire de tous les types de transistors et nous ne détaillerons pas leur fonctionnement. Les lecteurs curieux sont invités à approfondir le sujet par eux-mêmes. Nous nous intéresserons uniquement à la technologie CMOS (Complementary Metal Oxide Semiconductor) car elle est aujourd’hui la plus répandue et la plus facile à comprendre.

Pour construire un circuit logique en technologie CMOS, nous utilisons les éléments illustrés par la figure ci-dessous :

Nous avons représenté les transistors comme des pièces de puzzle afin de montrer les connexions qui sont typiquement réalisables :

• La source d’un transistor PMOS peut être connectée soit à $V_{DD}$, soit au drain d’un autre transistor PMOS.
• La source d’un transistor NMOS peut être connectée soit à $V_{SS}$, soit au drain d’un autre transistor NMOS.
• On peut relier le drain d’un transistor PMOS avec celui d’un transistor NMOS.
• On peut relier la grille d’un transistor PMOS ou NMOS avec $V_{DD}$, $V_{SS}$, ou avec le drain d’un autre transistor.

En pratique, il existe d’autres possibilités qui ne seront pas présentées ici.

Par convention, une tension proche de $V_{DD}$ représentera le bit 1 ; une tension proche de $V_{SS}$ représentera le bit 0. On les désignera également par les termes état haut et état bas.

Fonctionnement des transistors en interrupteurs commandés

Les transistors sont utilisés en régime de commutation, c’est-à-dire que chaque transistor est placé dans des conditions où il se comporte comme un interrupteur ouvert ou fermé entre son drain et sa source. L’ouverture et la fermeture de l’interrupteur sont commandées par la tension appliquée à sa grille.

Sur la figure ci-dessous, nous avons représenté le fonctionnement d’un transistor NMOS (à gauche) et d’un transistor PMOS (à droite). Nous avons mis en vis-à-vis les schémas électriques des circuits et les modèles correspondants à base d’interrupteurs.

On observe que les deux types de transistors ont des fonctionnements complémentaires.

• Un transistor NMOS se comporte comme un interrupteur ouvert lorsque sa grille est à l’état bas, et comme un interrupteur fermé lorsque sa grille est à l’état haut.
• Un transistor PMOS se comporte comme un interrupteur fermé lorsque sa grille est à l’état bas, et comme un interrupteur ouvert lorsque sa grille est à l’état haut.

D’un point de vue logique, nous avons résumé ci-dessous le comportement des deux types de transistors sous la forme d’une table de vérité :

L’état Z est appelé état haute impédance. Il correspond aux situations où le drain d’un transistor n’est relié ni à $V_{DD}$, ni à $V_{SS}$. Il n’est ni à l’état haut, ni à l’état bas.

L’état haute impédance est exploité dans des circuits logiques dits à trois états (tri-state) qui seront étudiés ultérieurement.

Réalisation de portes logiques simples

La porte inverseuse

Le circuit logique le plus simple peut être réalisé à l’aide de deux transistors complémentaires reliés de la manière indiquée ci-dessous :

Le schéma équivalent à base d’interrupteurs montre que les deux transistors fonctionnent de façon alternée : l’un est toujours fermé quand l’autre est ouvert. Nous pouvons construire la table de vérité de ce circuit :

Ce circuit est appelé inverseur, porte inverseuse ou porte NON (en anglais inverter ou NOT gate). Il réalise la fonction logique NON de l’algèbre de Boole. $A$ est l’entrée de cette porte, et $Y$ est la sortie.

La porte NON-OU

Avec quatre transistors, nous pouvons réaliser le circuit ci-dessous, sur lequel les transistors PMOS sont placés en série et les transistors NMOS en parallèle.

Pour que $Y$ soit à l’état haut, il faut que les transistors PMOS soient tous les deux passants, c’est-à-dire que $A$ et $B$ soient tous les deux à l’état bas. Nous reconnaissons la fonction NON-OU dont nous rappelons ci-dessous la table de vérité.

Ce circuit s’appelle une porte NON-OU (en anglais NOR gate). $A$ et $B$ sont les entrées de cette porte, et $Y$ est la sortie.

La porte NON-ET

Sur schéma ci-dessous, ce sont les transistors NMOS qui sont placés en série et les transistors PMOS en parallèle.

Pour que la sortie $Y$ soit à l’état haut, il suffit que l’un des transistors PMOS soit passant, c’est-à-dire que $A$ ou $B$ soit à l’état bas. Ce circuit s’appelle une porte NON-ET (en anglais NAND gate).

Les portes ET et OU

Les deux circuits précédents montrent un résultat inattendu. Dans l’algèbre de Boole, nous considérions les fonctions ET et OU comme des fonctions de base. Les fonctions NON-ET et NON-OU étaient présentées comme des fonctions composées.

En électronique, au contraire, les circuits à deux entrées les plus simples sont les portes NON-ET et NON-OU. Pour réaliser une porte ET, on utilisera une porte NON-ET dont la sortie sera inversée grâce à une porte NON. Pour réaliser une porte OU, on utilisera une porte NON-OU dont la sortie sera inversée grâce à une porte NON.

Symboles des portes logiques

Les schémas à base de transistors nous ont permis de comprendre comment construire des portes logiques. À partir de maintenant, ce sont les portes logiques qui serviront de briques de base pour la construction de circuits encore plus complexes. Pour cette raison, nous allons leur associer des symboles et nous ne chercherons plus à détailler leur constitution interne.

Il existe deux normes couramment utilisées pour symboliser les portes logiques. Nous utiliserons de préférence les symboles distinctifs, également qualifiés de symboles américains (figure ci-dessous) plutôt que ceux de forme rectangulaire. Vous noterez la présence d’un petit cercle en sortie des symboles qui représentent les fonctions inversées (NON, NON-OU, NON-ET).

Nous avons indiqué par des flèches le sens de circulation des informations. Ces flèches ne sont normalement pas utiles car la forme des symboles suggère sans ambiguïté où sont les entrées et les sorties des portes logiques.

• Les entrées sont situées sur le côté plat ou légèrement incurvé. Elles correspondent aux opérandes des opérateurs booléens.
• Les sorties sont situées au bout de la pointe du symbole. Elles produisent les résultats.

Par exemple, l’expression $a\cdot b + \overline c$ pourra être réalisée par le circuit suivant :

Il est également possible de placer un petit cercle devant l’entrée d’une porte au lieu de dessiner le symbole complet d’un inverseur. La figure ci-dessous propose différentes représentations des fonctions NON-ET et NON-OU en appliquant les lois de De Morgan.

Caractéristiques électriques des entrées/sorties logiques

Dans nos explications précédentes nous avons assimilé les bits 0 et 1 à des tensions électriques proches de $V_{SS}$ et $V_{DD}$. En effet, les transistors ne se comportent pas comme des interrupteurs idéaux. Par exemple, considérons un transistor PMOS dont la source est directement reliée à $V_{DD}$. Au moment où il devient passant, la tension de son drain ne sera pas exactement égale à $V_{DD}$ mais légèrement inférieure. Si ce drain, à son tour, est relié à la grille d’un autre transistor, il faudra que leur tension reste assez élevée pour être reconnue comme un 1 logique.

Pour qu’un circuit logique fonctionne correctement, il est nécessaire de préciser les niveaux de tension qui seront reconnus sans ambiguïté comme des valeurs logiques. Il existe des conventions pour documenter ces niveaux de tension. La figure ci-dessous représente une porte ET (à gauche) dont la sortie est reliée à une entrée d’une porte OU (à droite).

En sortie de la porte ET :

• Un 1 logique correspondra à une tension comprise entre $V_{OH,min}$ et $V_{DD}$.
• Un 0 logique correspondra à une tension comprise entre $V_{SS}$ et $V_{OL,max}$.

En entrée de la porte OU :

• Une tension comprise entre $V_{IH,min}$ et $V_{DD}$ sera interprétée comme un 1 logique.
• Une tension comprise entre $V_{SS}$ et $V_{IL,max}$ sera interprétée comme un 0 logique.
• Une tension comprise entre $V_{IL,max}$ et $V_{IH,min}$ pourra produire des effets inattendus.

Deux portes logiques sont compatibles si les tensions produites par la première sont toujours correctement reconnues par la seconde, c’est-à-dire si les conditions suivantes sont respectées :

La figure ci-dessous illustre une situation où ces conditions n’ont pas été respectées. Si la tension de sortie de la porte ET se trouve dans l’un des intervalles marqués d’un point d’exclamation, la comportement de la porte OU est imprévisible.