Compléter l’architecture

Ouvrez le fichier CoCiNum/src/vhdl/Exercices/Blinker/Blinker.vhd :

cd $HOME/CoCiNum/src/vhdl/Exercices/Blinker
gedit Blinker.vhd &

L’entité Blinker possède les ports suivants :

Sachant que la fréquence du signal d’horloge clk_i est indiquée par le paramètre générique CLK_FREQUENCY_HZ de l’entité Blinker, réalisez un diviseur de fréquence, pour faire clignoter la LED 0 toutes les secondes.

Vérifier la syntaxe

Dans un terminal, exécutez les commandes suivantes. La commande cd peut être omise si vous êtes déjà dans le dossier Blinker.

cd $HOME/CoCiNum/src/vhdl/Exercices/Blinker
ghdl -a Blinker.vhd

Modifiez votre fichier source jusqu’à ce qu’il n’y ait plus de message d’erreur.

Simuler le fonctionnement du circuit

Démarrez la simulation en utilisant les commandes suivantes :

cd $HOME/CoCiNum/src/vhdl/Exercices/Blinker/tests
make

Le script de test affiche une fenêtre avec une LED représentée par un disque coloré. Dans des conditions normales, une LED allumée a la couleur verte. Si la LED s’allume en rouge, cela signifie généralement que le signal leds_o(0) vaut 'U' (signal non initialisé), ou 'X' (valeur indéterminée). Voir à ce sujet la section sur le type std_logic.

Vérifiez que vous obtenez le comportement attendu.

Pour afficher les chronogrammes, utilisez la commande suivante :

gtkwave Blinker.ghw

Par défaut, la fenêtre GTKWave n’affiche aucun chronogramme. Déroulez l’arborescence à partir de l’élément top dans le panneau SST en haut à gauche et sélectionnez les signaux à afficher dans la liste Signals en bas à gauche.

Utilisez les boutons de la barre d’outils pour dézoomer: le bouton Zoom fit ajuste l’échelle de temps pour que la durée totale de simulation corresponde à la largeur de la fenêtre.

Créer un projet Vivado

Voici la liste des fichiers nécessaires à la construction du projet. Tous ces fichiers sont situés dans des sous-dossiers de CoCiNum/src/vhdl.

Si vous ne l’avez pas encore fait, démarrez Vivado à l’aide des commandes suivantes :

cd $HOME/CoCiNum
./scripts/vivado

Créez un nouveau projet en renseignant les informations suivantes :

Pour donner une valeur au paramètre générique CLK_FREQUENCY_HZ de l’entité Blinker, exécutez cette commande dans le panneau Tcl Console de Vivado :

set_property generic CLK_FREQUENCY_HZ=100000000 [current_fileset]

Synthétiser le circuit

Configurer les optimisations

1. Ouvrez la fenêtre des paramètres de Vivado : Flow Navigator → Project Manager → Settings.

2. Dans la catégorie Synthesis, sous le titre Options, le champ Strategy propose une liste des stratégies d’optimisation disponibles à l’étape de synthèse logique du circuit. Choisissez la stratégie Flow RuntimeOptimized.

3. Dans la catégorie Implementation, sous le titre Options, modifiez le champ Strategy en choisissant également la stratégie Flow RuntimeOptimized.

Synthétiser et implémenter le circuit

Exécutez cette commande dans la console Tcl pour réduire la gravité de certains messages concernant les affectations de broches :

set_msg_config -id {Common 17-55} -new_severity {WARNING}

Générez le fichier binaire à charger dans le FPGA : Flow Navigator → Program and Debug → Generate Bitstream.

Vivado va enchaîner toutes les étapes d’analyse des fichiers sources, de synthèse logique, de placement et routage, pour terminer par la génération d’un fichier binaire à charger dans le FPGA.

À la fin des opérations, la boîte de dialogue Bitstream Generation Completed s’affiche. Choisissez Open Hardware Manager.

Configurer le FPGA

Vérifiez que l’interrupteur d’alimentation de votre carte Basys3 est en position OFF. Le cavalier situé à côté de l’interrupteur doit être en position USB.

Reliez le connecteur micro-USB de la carte à un port USB de votre PC. Mettez la carte sous tension.

En haut du panneau Hardware Manager, pressez Open target et choisissez Auto Connect.

Pressez ensuite Program Device.