Le bus SPI

Un bus SPI (Serial Peripheral Interface) est un bus série synchrone souvent utilisé pour échanger des données entre un microcontrôleur et un ou plusieurs périphériques. Dans le cadre de ce projet, il permettra à notre application de dialoguer avec des modules accéléromètre, joystick, ou écran OLED par exemple.

Certains périphériques, comme l’écran OLED que nous proposons, possèdent des broches supplémentaires qui ne font pas partie du bus SPI.

Maître et esclave SPI

Dans une communication SPI, le maître est le composant qui a l’initiative des communications. L’esclave répond aux demandes du maître. Le maître produit le signal d’horloge qui servira à cadencer l’émission et la réception des bits de données. Les données sont échangées sur deux lignes souvent nommées MISO (Master In Slave Out) et MOSI (Master Out Slave In). On trouve également les dénominations SDI (Serial Data In) et SDO (Serial Data Out).

La figure ci-dessus illustre le fonctionnement typique de deux composants SPI. Le maître et l’esclave possèdent chacun un registre à décalage qui sert à la fois à l’émission et à la réception. Ces deux registres sont reliés de manière à former un anneau. Si on se place du point de vue du maître, la transmission d’une valeur se passe de la manière suivante. À chaque période de l’horloge série :

• le bit le plus à gauche est envoyé vers l’esclave,
• le registre à décalage se décale d’une position,
• le bit en provenance de l’esclave est introduit à droite du registre à décalage

Dans une transmission SPI, l’envoi et la réception des données se font en parallèle. Dans l’exemple représenté ci-dessus, au bout de 8 périodes d’horloge, le maître et l’esclave ont simplement échangé les contenus de leur registres respectifs.

Le protocole SPI

La synchronisation des données sur l’horloge série est définie par deux paramètres.

• La polarité de l’horloge détermine le niveau du signal d’horloge (bas ou haut) en l’absence de communication.
• La phase indique si les données sont échantillonnées en commençant par le premier ou le deuxième front d’horloge. Il peut s’agir d’un front montant ou descendant selon la polarité de l’horloge.

La figure suivante représente une trame SPI pour un échange de 8 bits :

Ces deux paramètres autorisent quatre variantes du protocole SPI. Pour que la communication ait lieu sans erreur, le maître et l’esclave doivent avoir les mêmes réglages de polarité et de phase.

Compléter le projet Vivado

Si ce n’est pas déjà fait, ouvrez votre projet Computer dans Vivado :

cd $HOME/CoCiNum
./scripts/vivado vivado/Computer/Computer.xpr

Dans le panneau, Flow Navigator, exécutez l’action Add Sources, choisissez Add or create design sources et pressez le bouton Next.

Ajoutez les fichiers source VHDL suivants à votre projet. Tous ces fichiers sont situés dans des sous-dossiers de CoCiNum/src/vhdl.

Choisissez sur quel connecteur d’extension Pmod de la carte Basys3 vous allez brancher votre périphérique SPI. Sur la sérigraphie de la carte, ils portent les noms JA (en haut à gauche), JB (en haut à droite), JC (en bas à droite), et JXADC (en bas à gauche).

Dans le panneau, Flow Navigator, exécutez à nouveau l’action Add Sources, choisissez Add or create constraints et pressez le bouton Next.

Ajoutez au projet Vivado le fichier de contraintes correspondant à votre choix :

L’entité SPIMaster

L’entité SPIMaster est conçue comme un périphérique pour le processeur Virgule avec les ports suivants :

L’entrée address_i, sur deux bits, permet d’accéder à trois registres de 8 bits. À l’adresse "01", seuls trois bits sont effectivement utilisés :

Pour échanger une séquence d’octets sur le bus SPI, il faut :

1. Régler polarity_reg et phase_reg selon les caractéristiques de l’esclave. Mettre cs_reg à '1'.
2. Attendre pendant une durée qui dépend de l’esclave.
3. Écrire l’octet à envoyer dans data_reg.
4. Attendre que evt_o passe à '1'.
5. Lire l’octet reçu dans data_reg.
6. Répéter les étapes 2 à 5 tant qu’il reste des octets à échanger.
7. Attendre pendant une durée qui dépend de l’esclave.
8. Remettre cs_reg à '0'.
9. Attendre pendant une durée qui dépend de l’esclave avant de commencer une nouvelle séquence.

On utilisera un timer pour mesurer le temps dans les étapes 2, 7 et 9.

La sortie evt_o sera typiquement reliée au contrôleur d’interruptions.

Modification du système

Paquetage Computer_pkg

Dans le fichier Computer_pkg.vhd, ajoutez des constantes pour définir les caractéristiques des nouveaux périphériques du système :

Entité Computer

Dans le fichier Computer.vhd, complétez l’entité Computer en déclarant les ports du connecteur d’extension que vous avez choisi. Le tableau ci-dessous donne la liste des ports disponibles et leur rôle. Ils sont tous de type std_logic.

Architecture Structural

Dans le fichier Computer.vhd, complétez l’architecture pour intégrer un contrôleur SPI et un second timer dans le système. Utilisez les constantes que vous avez ajoutées au paquetage Computer_pkg.

Par précaution, le port d’entrée correspondant à la ligne Master In Slave Out devra être resynchronisé. Ajoutez une entrée et une sortie à l’instance sync_inst de la manière suivante :

sync_inst : entity work.InputSynchronizer
    generic map(
        WIDTH => 19
    )
    port map(
        ...
        data_i(18) => ...,          -- Votre port d'entrée Master In Slave Out
        data_o(18) => sync_spi_miso -- Pensez à déclarer ce signal
    );

Pensez à déclarer le signal sync_spi_miso et à le relier à l’entrée miso_i de votre contrôleur SPI.

Générer le bitstream et configurer le FPGA

Dans Vivado, générez le fichier binaire à charger dans le FPGA : Flow Navigator → Program and Debug → Generate Bitstream.

Si ce n’est pas déjà fait, reliez le connecteur micro-USB de la carte à un port USB de votre PC et mettez la carte sous tension.

Connectez Vivado à votre carte Basys3 : Flow Navigator → Program and Debug → Open Hardware Manager → Open Target → Auto-connect.

Configurez le FPGA : Flow Navigator → Program and Debug → Open Hardware Manager → Program Device.