Ce chapitre propose une présentation des éléments essentiels du langage Verilog en s’appuyant sur votre connaissance des circuits logiques et du langage VHDL.
Nous nous focalisons sur les éléments du langage qui permettent de décrire des circuits au niveau transferts de registres. Pour cette raison, de nombreux concepts, notamment ceux utilisés pour décrire des tests dans le cadre d’une simulation, ne sont pas présentés.
Verilog est un langage plus léger et moins rigoureux que VHDL. Il est souvent considéré comme plus simple à aborder par des débutants, mais sa gestion permissive des types de données, avec des règles de conversion automatique parfois surprenantes, cache de nombreux pièges qui peuvent rendre difficiles la détection et la correction des bugs.
En pratique, là où VHDL vous imposait un cadre strict, et parfois jugé trop contraignant, Verilog vous renvoie à vos propres responsabilités. C’est à vous de faire attention à ce que vous écrivez, de vous assurer que les déclarations et les instructions que vous utilisez auront l’effet attendu.